Verilog HDL数字集成电路设计原理与应用【2025|PDF下载-Epub版本|mobi电子书|kindle百度云盘下载】

Verilog HDL数字集成电路设计原理与应用PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 Verilog HDL数字集成电路设计方法概述1

1.1 数字集成电路的发展和设计方法的演变1

1.2 硬件描述语言3

1.3 Verilog HDL的发展和国际标准3

1.4 Verilog HDL和VHDL5

1.5 Verilog HDL在数字集成电路设计中的优点6

1.6 功能模块的可重用性8

1.7 IP核和知识产权保护9

1.8 Verilog HDL在数字集成电路设计流程中的作用10

本章小结11

思考题和习题11

第2章 Verilog HDL基础知识12

2.1 Verilog HDL的语言要素12

2.1.1 空白符12

2.1.2 注释符12

2.1.3 标识符和转义标识符13

2.1.4 关键字13

2.1.5 数值14

2.2 数据类型16

2.2.1 物理数据类型17

2.2.2 连线型和寄存器型数据类型的声明19

2.2.3 存储器型20

2.2.4 抽象数据类型21

2.3 运算符22

2.3.1 算术运算符23

2.3.2 关系运算符24

2.3.3 相等关系运算符25

2.3.4 逻辑运算符26

2.3.5 按位运算符26

2.3.6 归约运算符27

2.3.7 移位运算符28

2.3.8 条件运算符28

2.3.9 连接和复制运算符29

2.4 模块30

2.4.1 模块的基本概念30

2.4.2 端口31

本章小结32

思考题和习题32

第3章 Verilog HDL程序设计语句和描述方式34

3.1 数据流建模34

3.2 行为级建模36

3.2.1 过程语句37

3.2.2 语句块40

3.2.3 过程赋值语句42

3.2.4 过程连续赋值语句46

3.2.5 条件分支语句48

3.2.6 循环语句52

3.3 结构化建55

3.3.1 模块级建模55

3.3.2 门级建模62

3.3.3 开关级建模64

本章小结66

思考题和习题66

第4章 Verilog HDL数字逻辑电路设计方法68

4.1 Verilog HDL的设计思想和可综合特性68

4.2 组合电路的设计71

4.2.1 数字加法器73

4.2.2 数据比较器76

4.2.3 数据选择器77

4.2.4 数字编码器78

4.2.5 数字译码器83

4.2.6 奇偶校验器85

4.3 时序电路的设计86

4.3.1 触发器92

4.3.2 计数器94

4.3.3 移位寄存器95

4.3.4 序列信号发生器96

4.4 有限同步状态机100

本章小结110

思考题和习题110

第5章 仿真验证与Testbench编写113

5.1 Verilog HDL电路仿真和验证概述113

5.2 Verilog HDL测试程序设计基础114

5.2.1 Testbench及其结构114

5.2.2 测试平台举例117

5.2.3 Verilog HDL仿真结果确认120

5.2.4 Verilog HDL仿真效率121

5.3 与仿真相关的系统任务122

5.3.1 $display和$write122

5.3.2 $monitor和$strobe124

5.3.3 $time和$realtime127

5.3.4 $finish和$stop128

5.3.5 $readmemh和$readmemb129

5.3.6 $random130

5.3.7 值变转储文件系统任务131

5.4 信号时间赋值语句135

5.4.1 时间延迟的语法说明136

5.4.2 时间延迟的描述形式136

5.4.3 边沿触发事件控制141

5.4.4 电平敏感事件控制144

5.5 任务和函数145

5.5.1 任务145

5.5.2 函数149

5.5.3 任务与函数的区别153

5.6 典型测试向量的设计153

5.6.1 变量初始化153

5.6.2 数据信号测试向量的产生154

5.6.3 时钟信号测试向量的产生155

5.6.4 总线信号测试向量的产生157

5.7 用户自定义元件模型159

5.7.1 UDP的定义与调用159

5.7.2 UDP应用实例161

5.8 基本门级元件和模块的延时建模163

5.8.1 门级延时建模163

5.8.2 模块延时建模167

5.8.3 与时序检查相关的系统任务170

5.9 编译预处理语句171

5.9.1 宏定义171

5.9.2 文件包含处理173

5.9.3 仿真时间标度174

5.9.4 条件编译175

5.9.5 其它语句176

5.10 Verilog HDL测试方法简介176

本章小结177

思考题和习题177

第6章 Verilog HDL高级程序设计举例181

6.1 数字电路系统设计的层次化描述方法181

6.2 典型电路设计185

6.2.1 加法器树乘法器185

6.2.2 Wallace树乘法器188

6.2.3 复数乘法器191

6.2.4 FIR滤波器的设计192

6.2.5 片内存储器的设计195

6.2.6 FIFO设计200

6.2.7 键盘扫描和编码器204

6.2.8 log函数的Verilog HDL设计212

6.2.9 CORDIC算法的Verilog HDL实现215

6.3 总线控制器设计223

6.3.1 UART接口控制器223

6.3.2 SPI接口控制器227

本章小结230

思考题和习题231

第7章 仿真测试工具和综合工具233

7.1 数字集成电路设计流程简介233

7.1.1 设计规范233

7.1.2 设计划分234

7.1.3 设计输入234

7.1.4 仿真234

7.1.5 综合235

7.1.6 适配布线235

7.1.7 时序分析235

7.1.8 物理验证236

7.1.9 设计结束236

7.2 测试和仿真工具236

7.2.1 ModelSim的使用237

7.2.2 NC-Verilog的使用246

7.3 综合工具249

7.3.1 Synplify的使用249

7.3.2 Design Compiler的使用255

7.4 布局布线工具及后仿真260

7.4.1 工具简介260

7.4.2 布局布线262

7.4.3 后仿真266

7.4.4 添加仿真库269

7.5 Quartus Ⅱ 工具全流程应用271

7.5.1 设计实现272

7.5.2 仿真验证275

7.5.3 编程与配置278

本章小结281

思考题和习题281

第8章 设计与验证语言的发展趋势283

本章小结287

思考题和习题287

参考文献288