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第1章 绪论1

§1．1关于EDA1

§1．2关于VHDL3

§1．3关于自顶向下的系统设计方法5

§1．4关于应用VHDL的EDA过程6

§1．5关于在系统编程技术9

§1．6关于FPGA/CPLD的优势9

§1．7关于VHDL的学习10

§2．1用VHDL设计多路选择器和锁存器12

第2章 VHDL入门12

§2．2用VHDL设计全加器15

第3章 VHDL程序结构19

§3．1实体（ENTITY）19

§3．2结构体（ARCHITECTURE）23

§3．3块语句结构（BLOCK）26

§3．4进程（PROCESS）29

§3．5子程序（SUBPROGRAM）32

3．5．1函数（FUNCTION）32

3．5．2重载函数（OVERLOADED FUNCTION）34

3．5．3过程（PROCEDURE）36

3．5．4重载过程（OVERLOADED PROCEDURE）38

§3．6库（LIBRARY）39

§3．7程序包（PACKAGE）42

§3．8配置（CONFIGURATION）45

第4章 VHDL语言要素49

§4．1 VHDL文字规则49

§4．2 VHDL数据对象52

4．2．1变量（VARIABLE）53

4．2．2信号（SIGNAL）54

4．2．3常数（CONSTANT）56

§4．3 VHDL数据类型57

4．3．1 VHDL的预定义数据类型58

4．3．2 IEEE预定义标准逻辑位与矢量61

4．3．3其它预定义标准数据类型63

4．3．4用户自定义数据类型方式64

4．3．5枚举类型66

4．3．6整数类型和实数类型67

4．3．7数组类型67

4．3．8记录类型69

4．3．9数据类型转换70

4．4．1操作符种类73

§4．4 VHDL操作符73

4．4．2逻辑操作符74

4．4．3关系操作符76

4．4．4算术操作符78

4．4．5重载操作符83

第5章 VHDL顺序语句85

§5．1赋值语句85

5．1．1信号和变量赋值86

5．1．2赋值目标87

5．2．1 IF语句89

§5．2流程控制语句89

5．2．2 CASE语句92

5．2．3 LOOP语句96

5．2．4 NEXT语句99

5．2．5 EXIT语句100

§5．3 WAIT语句101

§5．4子程序调用语句104

§5．5返回语句（RETURN）106

§5．6空操作语句（NULL）107

5．7．1属性（ATTRIBUTE）描述与定义语句108

§5．7其它语句和说明108

5．7．2文本文件操作（TEXTIO）113

5．7．3 ASSERT语句114

5．7．4 REPORT语句115

5．7．5决断函数115

第6章 VHDL并行语句118

§6．1进程语句119

§6．2块语句124

6．3．1简单信号赋值语句125

§6．3并行信号赋值语句125

6．3．2条件信号赋值语句126

6．3．3选择信号赋值语句127

§6．4并行过程调用语句128

§6．5元件例化语句130

§6．6生成语句132

第7章 VHDL的描述风格139

§7．1行为描述139

§7．2数据流描述141

§7．3结构描述142

第8章 仿真144

§8．1 VHDL仿真145

§8．2延时模型146

8．2．1固有延时146

8．2．2传输延时147

§8．3仿真△148

§8．4仿真激励信号的产生148

§8．5 VHDL测试基准150

§8．6 VHDL系统级仿真154

第9章 综合156

§9．1 VHDL综合156

§9．2有关可综合性的考虑158

§9．3寄存器引入方法159

9．3．1容易发生的错误160

9．3．2常规寄存器的引入161

9．3．3具有时钟门控结构寄存器的引入164

9．3．4同步置位/复位功能的引入165

9．3．5异步置位/复位功能的引入165

§9．4引入寄存器的有关技巧167

§9．5状态机的VHDL设计171

9．5．1一般状态机的VHDL设计171

9．5．2摩尔机与米立机的VHDL设计175

§9．6三态门引入方法182

第10章 基本数字电路VHDL描述186

§10．1组合逻辑电路186

§10．2时序逻辑电路191

第11章 专用芯片的VHDL设计198

§11．1 GW25B总体设计和工作原理198

§11．2 GW25B的VHDL设计201

§11．3模块仿真与总体仿真208

§11．4适配与下载209

§12．1 ispVHDL使用向导211

第12章 VHDL设计平台使用向导211

12．1．1 ispLSI系列介绍212

12．1．2 ispVHDL设计套件介绍213

12．1．3 ispVHDL设计向导214

§12．2 Lattice ispEXPERT VHDL使用向导223

§12．3 Altera MAX+plus II VHDL使用向导228

12．3．1安装MAX+plus II系统229

12．3．2安装PDE文件阅读器229

12．3．3 VHDL示例设计向导229

12．3．4 MAX+plus II与Synplify接口239

12．4．1 Xilinx Foundation安装240

§12．4 Xilinx Foundation VHDL使用向导240

12．4．2 Foundation设计流程242

12．4．3 VHDL输入方式设计向导243

第13章 VHDL设计实践与实验254

§13．1 7段LED译码显示电路设计255

§13．2 8位加法器设计256

§13．3 8位乘法器258

§13．4序列检测器设计263

§13．5正负脉宽数控调制信号发生器设计264

§13．6模可变16位加法计数器268

§13．7“梁祝”乐曲演奏电路设计269

§13．8数字频率计设计274

§13．9秒表设计277

§13．10 VGA显示器彩条信号发生器设计278

§13．11 A/D采样控制器设计281

§13．12 D/A接口电路与波形发生器设计285

§13．13 MCS-51单片机与FPGA/CPLD接口逻辑设计287

13．13．1总线方式288

13．13．2独立方式289

§13．14 PS/2键盘接口逻辑设计291

14．1．1测频原理293

第14章 VHDL综合设计实例293

§14．1多功能等精度频率计293

14．1．2测频专用模块工作原理和设计295

14．1．3频率计功能模块的VHDL描述297

14．1．4测频主系统实现300

14．1．5专用模块测试控制信号说明301

§14．2光栅位移测试系统301

14．2．1光栅测量原理简介302

14．2．2传感器接口电路设计302

14．2．3测试系统VHDL设计303

14．2．4测试系统特点与改进方法304

§14．3电火花成型伺服电机控制系统304

14．3．1系统工作原理305

14．3．2控制逻辑VHDL设计306

附录1 EDA教学实验系统原理与使用介绍310

附录2 实验电路结构图NO.0～NO.B和NO.5A/5B/5C317

附录3 GW48系统结构图信号名与芯片引脚对照表327

附录4 常用FPGA/CPLD芯片基本特征和引脚图330

主要参考文献339